ПРОБЛЕМЫ РАЗРАБОТКИ ПЕРСПЕКТИВНЫХ МИКРО- И НАНОЭЛЕКТРОННЫХ СИСТЕМ (МЭС)

Снижение потребляемой мощности является одной из важнейших задач проектирования современных СБИС. Существуют различные подходы к решению данной задачи. Одним из методов, позволяющих сократить потребляемую мощность является использование библиотек многоразрядных триггеров. Наиболее длительным этапом маршрута проектирования библиотеки многоразрядных триггеров является этап характеризации. В данной статье предлагается методика, позволяющая пользователю сократить временные затраты на характеризацию многоразрядного триггера за счет незначительной потери точности.

В данной работе разбирается применение алгоритмов машинного обучения для прогнозирования мощности рассеивания энергии за счет переключений компонентов схем на начальном этапе физического проектирования интегральных схем (ИС) для конкретной архитектуры. Реалистичная оценка потребляемой мощности возможна на заключительных этапах маршрута проектирования ИС, что может создать дополнительную итеративность в маршруте для оптимизации энергопотребления. Предложенный метод позволяет довольно точно спрогнозировать конечное значение рассматриваемого вида энергопотребления с высокой точностью для различных типов стандартных ячеек при различных сценариях и конфигурациях планировки. Недостатком метода является необходимость прохождения полного маршрута проектирования выбранной схемы с выбранным диапазоном параметров для сбора данных, нужных для обучения моделей машинного обучения, что требует дополнительных машинных и временных ресурсов.

При проектировании энергоэффективных интегральных микросхем на основе современных технологий необходимо использование регуляторов напряжений. Рабочие напряжения, получаемые от доступных альтернативных источников, передаются подсистеме преобразования питания, которая стабилизирует напряжение для нужд потребителей: цифровой логики или СФ-блоков. Данная статья посвящена особенностям использования линейных регуляторов напряжения (LDO). Приведены анализ и результаты разработанного интегрального LDO для самопитаемых систем.

Реконфигурируемые системы на кристалле (РСнК) занимают все большую долю на рынке микро- и наноэлектроники. Наличие программируемой части в совокупности с жесткими сложными функциональными (СФ) блоками на одном кристалле делает их универсальными и пригодными для выполнения разного рода задач. При проектировании интегральных схем (ИС) на основе РСнК остро стоит вопрос быстродействия схем. Оно зависит как и от архитектуры целевой реконфигурируемой системы, так и от результатов каждого этапа маршрута проектирования. Основополагающим фактором, влияющим на скорость распространения сигнала между логическими элементами, является их расположение относительно друг друга. Это определяется на этапе кластеризации и размещения элементов разрабатываемой схемы на базе РСнК. В данной статье эти два этапа рассматриваются совместно, т. к. они неразрывно связаны друг с другом и решают общую задачу распределения логических элементов схемы по группам логических элементов РСнК. Для выполнения кластеризации и размещения выбраны методы, использующие программный модуль KaHyPar, последовательный многоуровневый алгоритм размещения (ПМАР) и стандартный плоский алгоритм размещения (СПАР). Результатом работы является сравнительный анализ представленных методов. В качестве оценки используются такие параметры как количество трассировочных элементов в цепях, количество цепей с определенным числом трассировочных элементов, а также трассируемость схем. На основе полученных результатов показаны преимущества и недостатки представленных методов.

В данной статье представлен метод трехуровневой логической минимизации. Основой для него послужил алгоритм двухуровневой минимизации Espresso. Ключевое различие состоит в том, что логическая функция представляется в виде суммы произведений литералов и XOR-группы. Такое представление позволяет адаптировать под себя алгоритмы Espresso и сделать их более эффективными. Масштабируемость метода гарантируется за счет сведения его реализации к алгоритмам Espresso, а также использования матричных операций, позволяющих проводить вычисления на графических ускорителях. На данный момент реализованы и протестированы трехуровневые аналоги expand и irredundant. Тестирование проводилось на схемах из набора LGSynth’91. Предметом оценки являлась эффективность алгоритма в сокращении входной логической функции, а также его быстродействие. Для сравнения использовалось программное средство Espresso в аналогичной конфигурации. Результаты экспериментов показывают, что при дальнейшем исследовании темы у трехуровневой оптимизации есть потенциал развития.

В работе предложен подход к построению схем функционального контроля, который заключается в автоматизированной генерации помехоустойчивого кода для каждой конкретной комбинационной схемы. Генерация помехоустойчивого кода основана на кластеризации информационных слов по критерию минимизации вероятности перехода внутри кластера. Под переходом понимается искажение выхода комбинационной схемы. Вероятность такого искажения оценивается путём моделирования схемы при инжектировании однократных ошибок. Такой подход позволяет строить коды, наилучшим образом адаптированные для каждой конкретной комбинационной схемы, достигая максимальных вероятностей исправления ошибок.